自1947年貝爾實驗室的John Baden等人研發出了第一個功能點接觸鍺晶體管以來，晶體管就依靠重量輕，可大量小型化生產等優點快速取代真空管，成為電子半導體行業的寵兒，隨后晶體管呈現爆發式發展，并且逐漸演變出i）互補金屬氧化物半導體（CMOS)晶體管（尺寸25~32 nm）、ii）鰭式場效應（FinFET）晶體管（尺寸~7 nm）以及iii）全能門（GAA）FinFET技術的晶體管（尺寸~3 nm）等類型的晶體管。其中CMOS晶體管的規模化應用需求（如：小型化、低能耗等）導致其中SiO2層柵極變得非常薄，以至于柵極泄漏電流變得太大、遷移率下降，導致短溝道中的高電場、穿通效應等問題，極大限制了其應用前景。因此，提高柵極至溝道的電容以保持對柵極電極對溝道的控制并降低工作電壓是完善CMOS晶體管發展的重要途徑，而受量子隧穿效應的限制，SiO2半導體中等效氧化層厚度極限小值約為16 ?，無法再繼續降低厚度，因此，更換 i）高介電常數的材料（如HfO2介電層取代SiO2介電層）以進一步提高柵極氧化物電容是重要的解決辦法之一；另外，晶體管上的多晶硅的耗盡效應以及由閾值電壓釘扎效應帶來的多晶硅柵極-柵極氧化物不兼容的問題也呈需解決，而ii)使用金屬柵極則可以很好的解決上述問題。
圖1：用高介電常數柵極氧化物和金屬柵極替代SiO2柵極氧化物和多晶硅柵極的示意圖。（Reference: High-K materials and metal gates for CMOS applications ）
目前，為進一步深入挖掘晶體管的潛力，柵極氧化物通常被設計成兩層的組合。第一層是通過自限制工藝形成的界面SiO2層（8.0 - 8.5 ?），然后是高介電的HfO2層（~20 ?），這種串聯的模式下的高電容有利于抑制短溝道效應，但等效氧化層厚度仍只能達到~9.5??（HfO2），為了繼續降低這一值，半導體行業實施了復雜的清除技術以在全柵堆疊沉積后減少SiO2的厚度，但較薄的SiO2層又會導致電子泄漏、遷移率下降和可靠性等問題。
核心內容
基于此，加州大學伯克利分校Suraj S. Cheemay、Nirmaan Shanker等人利用混合鐵電-反鐵電(FE-AFE)的去極化效應與特殊堆疊效果，提出了一種20 ?穩定厚度的超薄HfO2-ZrO2超晶格柵疊層。其金屬-氧化物-半導體電容器的總等效氧化物厚度相當于~6.5 ?的有效厚度的SiO2，媲美目前先進的晶體管。
鐵電-反鐵電(FE-AFE)效應去極化增大電容
HfO2–ZrO2薄膜是使用原子層沉積生長的，通過大量表征證實了Hf 4??–Zr 12??周期性，且結構中存在FE（正交相，Pca21）-AFE（四方相，P42/nmc）結構。穩定厚度的20 ??的二元氧化物薄膜中（HfO2–ZrO2–HfO2（HZH））的混合非極性-極性結構相競爭會提高其介電常數：i）在低電場下，FE-AFE會在FE層上產生去極化場，HZH薄膜異質結構中非極性-極性相則通過去極化場使FE層能量拉平，系統中的非均勻彈性能量則會進一步破壞長程極化，抑制極化，實現去極化的目的。此外，ii）偏振沿著Pca21正交結構的主晶格方向定向投影會引入額外的去偏振場，其與非極性AFE相靜電耦合，這種不均勻性也會誘導去極化場和增強敏感性。相較于相同厚度的傳統AFE ZrO2和FE Zr/HfO2，去極化的HZH薄膜介電常數（52）明顯增大，總電容也相應的增大。
圖2：超薄HfO2–ZrO2中負電容的原子級設計
堆疊結構引起的電容增大
在金屬-氧化物-半導體(MOS)電容器結構的硅襯底上生長超晶格以評估其等效氧化層厚度。與僅將界面SiO2置于Si頂部相比，超晶格疊層展示了更大的存儲電荷能力。HZH極化-電場的負斜率關系也表現出負電容穩定性。
與具有相同20 ?厚度的其他傳統疊層（電介質HfO2、AFE ZrO2、FE Zr:HfO2）相比，超晶格疊層的累積顯示出更大的電容。與具有相同厚度金屬雙層(Hf:Zr 8:12)和固溶體(Hf:Zr [2:3]4)相比，Hf:Zr:Hf(4:12:4)三層表現出強電容。另外，由于在固溶體中會存在同形變相邊界(MPB)，其會改變組成元素的體積分數，引起電容變化，而對于超薄HZH多層膜到底是由于MPB結構引起的容量變化還是特殊堆疊的超晶格結構呢？超薄HZH多層膜中極性FE相的負自由能曲率補償了非極性AFE相的正曲率而導致能量分布趨于平坦則說明了電容改變是由原子級HfO2-ZrO2層的堆疊決定的，而不是由組成元素的體積分數決定的。通過對比MPB效應的電容，也均小于本研究的電容，這表明HZH薄膜中的增強電容不是簡單地由摻雜驅動，而是可以通過多層結構的配置來調整。在超薄狀態下，表面能成為確定多晶相穩定性的更主要考慮因素。因此，該研究中堆疊的重要性被放大了。
圖3：超薄HfO2-ZrO2混合鐵質結構中的增強電容
實用性考察
晶體管的漏電流、遷移率均與等效氧化層厚度（EOT）相關，相比其他柵格疊層，HZH疊層的漏電流在相同EOT下顯著降低，這主要是因為：在9? ?以下，其他柵格疊層需要復雜的清除技術來降低界面SiO2的厚度。而HZH疊層在~6.5? ?仍不需要清除，從而維持較低的漏電流。界面SiO2的清除還會影響遷移率的損失，與降低傳統的高介電柵極堆疊EOT導致的遷移率下降想比，低于9?? EOT的HZH遷移率沒有損失，這表明HZH堆疊具有優異的電子傳輸能力（遷移率損失?。?。i）從集成2-nm HZH異質結構柵堆疊的長溝道晶體管中提取的原始遷移率也超過了行業報告的值，在2-nm HZH異質結構柵堆疊的長溝道晶體管上檢查了高頻條件電容響應，射頻結果表明觀察到的電容增強不限于低頻范圍，在高頻下也成立；ii）在18 nm 厚度的絕緣體上硅晶體管上制造的較短通道器件以測量過驅動電壓下漏電流響應，結果表明過電壓1 V下漏電流為1?mA?μm-1；iii）低EOT不會對電子傳輸產生不利影響；iv）隨著應力時間的增加，平帶電壓偏移和電容退化可以忽略不計，表明了該晶體管的可靠性，以前研究則HZH疊層可以顯著提高器件性能，具有實用性。
圖4：使用超薄混合鐵基HfO2–ZrO2柵疊層提高器件性能
小結
綜上所述，該研究表明，超薄HZH多層膜在2 nm厚度范圍內利用鐵電-反鐵電(FE-AFE)效應顯著提高了負電容介導的電容增強，確立了原子層堆疊的關鍵作用，將EOT降低到傳統上需要仔細清除界面SiO2的閾值以下，顯著降低了漏電流與維持了遷移率，為電子器件中超越傳統HfO2基高介電常數材料的先進柵極氧化物疊層的設計提供了思路。
參考文獻：
Suraj S. Cheema, Nirmaan Shanker, Li-Chen Wang et al. Ultrathin ferroic HfO2–ZrO2 superlattice gate stack for advanced transistors. Nature 604, 65–71(2022). https://www.nature.com/articles/s41586-022-04425-6
John Robertson, Robert M. Wallace et al. High-K materials and metal gates for CMOS applications. Materials Science and Engineering R 88, 1–41(2015). https://www.sciencedirect.com/science/article/pii/S0927796X14001168
