研究背景
二維（2D）半導(dǎo)體是由單層或少層原子組成的材料，因其優(yōu)異的電子和物理性質(zhì)成為了研究熱點(diǎn)。它們具有無懸掛鍵的表面，這使其能夠在不受傳統(tǒng)晶格匹配限制的情況下與各種基板集成。因此，2D半導(dǎo)體在單片三維（M3D）集成中展示了巨大的潛力，能夠大大提高器件密度和性能。然而，由于2D半導(dǎo)體的原子級(jí)薄體厚度，它們?cè)谖㈦娮宇I(lǐng)域中的各種高能量工藝中存在兼容性問題，這使得多層2D電路的M3D集成變得極具挑戰(zhàn)性。例如，高溫沉積和等離子體處理等工藝可能會(huì)損害2D材料的結(jié)構(gòu)和電氣特性，從而影響底層器件的性能。有鑒于此，湖南大學(xué)劉淵教授等人曾提出了多種替代方法，以實(shí)現(xiàn)低溫M3D集成，從而避免高能工藝對(duì)2D材料的損害。在他們努力中，范德瓦爾斯（vdW）層壓技術(shù)脫穎而出。這種方法通過在犧牲晶圓上預(yù)先制造所有器件和電路組件，然后在低溫下將這些組件整體層壓到2D半導(dǎo)體上，從而避免了直接在2D材料上進(jìn)行侵蝕性工藝的需要。最新成果在“Nature”期刊上發(fā)表了題為“Monolithic three-dimensional tier-by-tier integration via van der Waals lamination”的研究論文。通過這一方法，研究人員成功地在大規(guī)模上實(shí)現(xiàn)了具有多個(gè)電路層的M3D系統(tǒng)，且底層2D晶體管在集成多層電路后未受影響。詳細(xì)的電氣特性測(cè)試表明，這種方法能夠保持器件的高性能，并實(shí)現(xiàn)了多種邏輯和異質(zhì)結(jié)構(gòu)的系統(tǒng)功能。這一研究結(jié)果展示了一種低能量、高效的M3D集成方法，為未來2D半導(dǎo)體和其他新興半導(dǎo)體材料的三維集成提供了新的可能性。
研究?jī)?nèi)容
圖1展示了一種一步范德瓦爾斯（vdW）集成的制造過程。首先，在犧牲硅晶圓上預(yù)制了包括源漏電極、層間互連、層間介電層等在內(nèi)的標(biāo)準(zhǔn)電路層組件。然后，通過機(jī)械剝離和vdW轉(zhuǎn)移技術(shù)，將電路層物理層壓到目標(biāo)2D表面上。這一過程的關(guān)鍵是將溫度控制在低至120°C，以確保2D晶格不受損傷。通過這種方法，研究者成功制備了一個(gè)10層M3D電路系統(tǒng)。在圖中，a-c顯示了整個(gè)制造過程的示意圖，d-h展示了各個(gè)步驟的實(shí)際圖像。具體來說，在圖1a中，研究者展示了電路層的預(yù)制過程，包括各種組件層的堆疊。圖1b展示了電路層從硅晶圓上機(jī)械剝離的過程。而圖1c展示了電路層通過vdW轉(zhuǎn)移技術(shù)層壓到目標(biāo)2D表面上的情況。圖1d和e展示了在2英寸犧牲基板上預(yù)制的電路層的光學(xué)圖像，而圖1f展示了最終器件的光學(xué)圖像，其中MoS2通道由紅色虛線框突出顯示。最終，圖1g和h展示了成功實(shí)現(xiàn)的10層M3D系統(tǒng)的示意圖和光學(xué)圖像。通過這項(xiàng)研究，研究者成功地開發(fā)了一種低溫、低能量的制造方法，實(shí)現(xiàn)了2D半導(dǎo)體與多層電路的M3D集成。 圖2主要展示了通過不同的制造過程對(duì)MoS2晶體管的電學(xué)特性進(jìn)行測(cè)量。首先，在圖2a和b中，研究者對(duì)MoS2晶體管進(jìn)行了傳輸曲線和輸出曲線的測(cè)量，結(jié)果顯示，在頂部集成了多個(gè)電路層（1至10層）后，底部晶體管表現(xiàn)出了一致的設(shè)備性能。具體來說，在1 V偏置電壓下，觀察到了高達(dá)106以上的開關(guān)比，并且提取了42 cm2V?1s?1的電子遷移率μ和3.6 kΩμm的接觸電阻Rc。這些性能與在300 nm SiO2基板上的標(biāo)準(zhǔn)單層MoS2晶體管的性能相當(dāng)，表明vdW層壓過程不會(huì)影響MoS2器件的固有特性。進(jìn)一步，通過逐層vdW堆疊10個(gè)電路層，研究者觀察到底部MoS2晶體管在每個(gè)層集成后表現(xiàn)出了一致的電學(xué)性能，如圖2a和b所示。此外，研究者還展示了在十層疊加M3D系統(tǒng)中的100個(gè)器件中，這些器件展現(xiàn)出一致的電性能，盡管分布在不同的層中。 圖2. 使用不同制造工藝的 MoS2 晶體管的電氣特性。圖3展示了通過vdW M3D集成在不同層之間連接器件來實(shí)現(xiàn)更復(fù)雜的邏輯功能。首先，在圖3a中，研究者展示了由位于不同層的兩個(gè)MoS2晶體管組成的n型金屬-氧化物-半導(dǎo)體反相器的橫截面示意圖和電路圖。通過在不同的頂部電路層之間垂直連接，研究者成功地構(gòu)建了此邏輯門。在圖3b中，研究者展示了該反相器的電壓傳輸特性，結(jié)果顯示在不同的漏-源電壓（Vdd）下，產(chǎn)生了銳利的電壓轉(zhuǎn)變，得到了高達(dá)96的電壓增益。此外，在圖3c和d中，研究者還構(gòu)建了由位于三個(gè)不同層中的MoS2晶體管組成的NAND和NOR邏輯功能。圖3e和f展示了這些邏輯電路的輸入-輸出功能，在3 V的漏-源電壓下，所得到的NAND和NOR函數(shù)表明所構(gòu)建的電路能夠成功實(shí)現(xiàn)所需的邏輯操作。這些邏輯功能的實(shí)現(xiàn)表明了通過vdW M3D集成在不同層之間連接器件可以實(shí)現(xiàn)更復(fù)雜的電路功能，為3D集成電路中的信號(hào)傳輸和邏輯運(yùn)算提供了重要的基礎(chǔ)。 圖3. 通過 vdW M3D 集成多個(gè)電路層實(shí)現(xiàn)邏輯功能。圖4展示了異質(zhì)M3D集成和垂直互連的實(shí)驗(yàn)結(jié)果。在圖4a-c中，研究者構(gòu)建了一個(gè)傳感器-邏輯系統(tǒng)，通過vdW M3D集成實(shí)現(xiàn)。他們利用vdW ITVs垂直連接了一個(gè)頂部的傳感器層和一個(gè)底部的NAND邏輯層，使系統(tǒng)輸出電壓同時(shí)受到傳感器層內(nèi)光學(xué)輸入和邏輯層內(nèi)電氣輸入的控制。實(shí)驗(yàn)結(jié)果表明，在輸入為VinA和VinB時(shí)，NAND邏輯器件的輸出遵循明確的時(shí)間關(guān)系，且系統(tǒng)的輸入-輸出表明了系統(tǒng)的正常邏輯功能。在圖4d-f中，研究者構(gòu)建了一個(gè)邏輯-存儲(chǔ)器系統(tǒng)，通過vdW M3D集成實(shí)現(xiàn)。他們將邏輯電路層層壓在存儲(chǔ)器電路層上，并通過開關(guān)將邏輯電路的輸出電壓連接到存儲(chǔ)器電路的輸入電壓。實(shí)驗(yàn)結(jié)果顯示，當(dāng)邏輯器件的輸入變化時(shí)，存儲(chǔ)器器件的寫入和讀取功能也相應(yīng)變化，證明了邏輯-存儲(chǔ)器的功能實(shí)現(xiàn)。
總結(jié)展望
本文提出了一種創(chuàng)新的M3D集成方法，通過逐層干法層壓二維半導(dǎo)體電路層，克服了傳統(tǒng)M3D集成的熱預(yù)算限制和底層性能降級(jí)問題。這一方法不僅避免了高溫加工對(duì)二維晶體的損傷，還保證了器件的性能和質(zhì)量。通過實(shí)現(xiàn)10層大尺寸二維晶體管的M3D集成，證明了這一方法的可行性和有效性。此外，研究還展示了該技術(shù)在構(gòu)建異質(zhì)功能電路和垂直互連方面的潛力，進(jìn)一步拓展了M3D集成的應(yīng)用領(lǐng)域。這一創(chuàng)新為未來三維集成電路的發(fā)展提供了新思路和新方法，為實(shí)現(xiàn)更高性能、更復(fù)雜功能的M3D器件打下了堅(jiān)實(shí)的基礎(chǔ)。Lu, D., Chen, Y., Lu, Z. et al. Monolithic three-dimensional tier-by-tier integration via van der Waals lamination. Nature (2024). https://doi.org/10.1038/s41586-024-07406-z
